AI 에이전트가 처음으로 RISC-V CPU 커널 설계

Verkor.io가 공개한 Design Conductor는 AI 모델 자체가 아니라 LLM을 감싸는 하네스(harness) 구조로, 인간 칩 설계팀이 따르는 설계-구현-테스트 워크플로우를 단계별로 강제 실행시킨다는 점이 핵심이다. 사용자가 219단어짜리 설계 사양만 입력하면, 에이전트가 이를 분석해 RTL(Register-Transfer Level) 파일을 작성·디버깅하고, 전력 공급·신호 타이밍·레이아웃 등 하위 작업을 반복 검증하며 최종적으로 EDA 툴에서 사용 가능한 GDSII 파일을 출력한다. 결과물인 VerCore는 1.48GHz RISC-V CPU 코어로 CoreMark 3,261점을 기록해 2011년 인텔 Celeron SU2300 수준의 성능을 보여주며, 실리콘으로 제작되진 않았지만 Spike 시뮬레이터와 오픈소스 ASAP7 PDK(7nm 노드 시뮬레이션)로 검증되었고 uCLinux 변종이 구동 가능한 수준이다. 12시간 만에 전체 설계가 완료됐다는 점은 주목할 만하지만, 설계 작업 상당수가 병렬화가 어려워 단순히 에이전트를 늘린다고 비례해서 빨라지진 않는다는 한계도 함께 드러났다.

개발자/엔지니어 입장에서 가장 중요한 시사점은 "특화 AI를 조합하는 방식"보다 "에이전트가 전체 문제를 끝까지 푸는 방식"이 더 효과적이었다는 Verkor 팀의 주장이다. 이는 소프트웨어 개발 에이전트 설계 철학과도 맞닿아 있는데, 세분화된 툴 체인보다 구조화된 워크플로우 하네스 위에서 LLM이 end-to-end로 작업하게 하는 접근이 실제 복잡한 엔지니어링 태스크에서도 유효함을 보여준 사례다. 다만 한계 역시 분명하다. 에이전트는 타이밍 오류처럼 인간이면 직관적으로 원인을 짚었을 문제에서 "토끼굴(rabbit hole)"에 빠져 광범위한 수정을 반복하며 막대한 컴퓨트를 소모했고, VP David Chin의 표현대로 "경험을 컴퓨트로 교환"하는 구조적 비효율이 존재한다. Synopsys나 Cadence의 기존 EDA 에이전트 도구가 "태스크 자동화"에 머무는 반면 Design Conductor는 "완전 자율 설계"를 지향한다는 차별점은 있지만, 아직 1인 설계는 불가능하고 서로 다른 도메인의 전문가 5~10명이 있어야 프로덕션급 설계가 가능한 단계다.

한국 개발자들이 당장 체크해야 할 실질적 포인트는 세 가지다. 첫째, Verkor가 4월 말에 VerCore CPU를 포함한 설계 파일을 공개하고 DAC 컨퍼런스에서 FPGA 구현을 시연할 예정이므로, 임베디드·SoC·RISC-V 생태계에 관심 있다면 공개 시점에 RTL과 레이아웃 산출물을 직접 검토해볼 가치가 있다. 둘째, "6개월 뒤면 오늘 못 하던 것도 할 수 있게 된다"는 Ravi Krishna의 발언처럼 AI 모델의 설계 역량이 비선형적으로 확장되고 있으므로, 하드웨어 엔지니어뿐 아니라 소프트웨어 엔지니어도 본인 업무에서 "전체 문제를 에이전트에게 맡기는" 워크플로우 설계 패턴—즉 LLM을 단계별로 강제하는 하네스, 서브에이전트 관리, 사양 대비 반복 검증 루프—을 학습해두는 것이 유리하다. 셋째, 현재 에이전트의 가장 큰 약점이 "직관 부재로 인한 브루트포스 디버깅"이라는 점은 개발 현장에도 그대로 적용된다. 에이전트에게 맡길 때는 명확한 사양, 중간 검증 체크포인트, 그리고 "잘못된 방향으로 너무 멀리 가지 않도록" 막아주는 휴먼 가드레일을 반드시 설계에 포함시켜야 하며, 이는 곧 엔지니어의 역할이 코드 작성자에서 "사양 정의자 + 에이전트 감독자"로 이동하고 있음을 의미한다.